Automatisierte Analyse von virtuellen Prototypen auf der Ebene elektronischer Systeme

Dieses Buch beschreibt eine Reihe von SystemC-basierten Analysemethoden für virtuelle Prototypen, einschließlich Entwurfsverständnis, Verifikation, Sicherheitsvalidierung und Entwurfsraumuntersuchung.  Der Leser erhält einen Überblick über die neuesten Forschungsergebnisse auf dem Gebiet der Electronic Design Automation (EDA) auf der elektronischen Systemebene (ESL). Die besprochenen Methoden ermöglichen es dem Leser, wichtige Aufgaben und Anwendungen im Entwurfsprozess leicht zu bewältigen.
Bietet eine umfassende Einführung in den Bereich der SystemC-basierten virtuellen Prototyp-Analyse (VP) auf der elektronischen Systemebene;Beschreibt eine Methodik zum Verständnis des Entwurfs sowohl aus der Sicht des Debuggers als auch des Compilers;Illustriert einen semi-formalen Verifikationsansatz, um die Gültigkeit eines gegebenen VP anhand seiner Spezifikation, benutzerdefinierter Regeln und des Protokolls zu überprüfen;Erörtert einen Sicherheitsvalidierungsansatz zur Validierung des Laufzeitverhaltens eines gegebenen VP-basierten SoC gegenüber Sicherheitsbedrohungsmodellen, wie z. B. Informationslecks (Vertraulichkeit) und unbefugter Zugriff auf Daten in einem Speicher (Integrität);Beschreibt einen Ansatz zur Erkundung des Entwurfsraums für SystemC-basierte VP, der den Designern zeigt, unter welchen Fehlergrenzen verschiedene Teile einer gegebenen VP auf verschiedenen Granularitätsebenen approximiert werden können.
Die Übersetzung wurde mit Hilfe von künstlicher Intelligenz (anhand einer maschinellen Übersetzung durch einen Service von DeepL.com) angefertigt. Da die anschließende Überprüfung hauptsächlich im Hinblick auf inhaltliche Gesichtspunkte erfolgte, kann sich der Text des Buches stilistisch von einer konventionellen Übersetzung unterscheiden. Springer Nature arbeitet bei der Publikation von Büchern kontinuierlich mit innovativen Technologien, um die Arbeit der Autoren zu unterstützen.